單晶矽晶片突破堆疊技術瓶頸：低溫製程良率近乎完美，半導體產業邁向3D新紀元

半導體產業新突破：向上堆疊取代持續微縮

美國伊利諾大學厄巴納-香檳分校（University of Illinois Urbana-Champaign）研究團隊開發出一種將高性能矽電路層直接堆疊的新方法，這項突破有望協助半導體產業在不再縮小電晶體尺寸的前提下，持續提升運算效能。

隨著摩爾定律逐漸放緩，這項技術正試圖解決晶片製造商面臨的最大挑戰之一。數十年來，半導體業界透過縮小電晶體並在單一晶片上塞入更多元件來提升效能，但當元件逐漸逼近基本物理極限，進一步微縮變得愈來愈困難。

伊利諾團隊選擇的策略不是縮小元件，而是「向上建造」。透過堆疊多層矽電路，工程師能夠提升電晶體密度、縮短晶片內部的通訊距離，並改善能源效率。研究人員表示，此製程有望加速「單體式三維晶片」（monolithic 3D chips）的發展，這是許多專家視為半導體微縮下一步的關鍵技術。

像蓋高樓一樣堆晶片

材料科學與工程學系副教授曹慶（Qing Cao）以淺顯易懂的方式說明：「以CPU和GPU中普遍使用的靜態隨機存取記憶體（SRAM）為例，目前儲存一個位元的資訊需要在單一平面上使用六顆電晶體。透過垂直整合，可以將它們分散到多個層面。這就像把蔓延的郊區社區改建成高樓大廈：功能相同，但占地面積大幅縮減，層與層之間的通訊也變得更快、更有效率。」

目前市場上雖然已有三維晶片技術，但多數仍依賴將分別製造的晶圓進行鍵合（bonding）。這種方式會在層與層之間產生相對較大的連接，限制了元件的整合密度。

單體式三維整合採取截然不同的路徑，直接在前一層電路上方建造新的電路層。這種方法允許更密集的垂直連接和更精確的層間對準，有望打造更快速、更高效的晶片。

突破溫度瓶頸

然而，最大的挑戰一直是溫度問題。製造高性能矽元件通常需要接近1,000°C的高溫，但當第一層電路和金屬佈線完成後，後續新增的層必須維持在約400°C以下，以避免損壞已完成的結構。

為了克服這道障礙，研究團隊開發了一種製程，將超薄的單晶矽奈米薄膜（single-crystalline silicon nanomembranes）轉移到已完成的電路層上。鍵合製程的溫度不超過200°C，遠低於業界的熱預算限制。

曹慶表示：「垂直整合已開始進入商業化元件，特別是在專用AI硬體領域，但單體式整合才是真正釋放3D晶片完整潛力的關鍵。我們首次使用標準單晶矽達到單體式3D整合的熱預算要求，並展現前所未有的效能表現。」

重新設計電晶體製程

研究團隊同時重新設計了電晶體的製造流程，以避免高溫加工步驟。他們採用無接面電晶體（junctionless transistors），可在堆疊製程開始前便預先製備完成，取代傳統的電晶體結構。

利用此技術，研究人員成功建造了三層堆疊的矽電路層，每層包含625顆電晶體，總計1,875顆。這些元件的良率達到98%至100%，效能表現與在更高溫度下製造的標準矽電晶體相當。

研究團隊還透過垂直金屬互連將各層連結，成功展示了三維邏輯電路和靜態隨機存取記憶體單元。

可擴展性與產業化前景

曹慶強調：「最重要的是，我們已證明這個製程具有可擴展性。你可以繼續堆疊超過我們所展示的三層。」

研究團隊目前正努力將這項技術轉移至工業級半導體晶圓代工廠，並已獲得包括IBM、Intel和台積電（TSMC）在內的產業夥伴支持。

這項研究成果已發表於國際頂尖學術期刊《Nature》。

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